創威矽光子引擎預留 3.2T CPO 升級路徑的設計思維
討論創威如何讓矽光子引擎預留通往 3.2T CPO 的升級路徑,核心在於「先把平台天花板拉高,再分階段釋放能力」。對創威而言,400G、800G、1.6T 只是平台上的產品節點,真正的關鍵是:在當前矽光子引擎設計時,就預先規畫更高總頻寬與更高通道密度的結構,包括調變器帶寬、每通道速率(例如從 100G/lane 延伸到 200G/lane)、波長數量與光路佈局等。換句話說,平台從一開始就要能承載未來 3.2T CPO 的總體規格,只是在早期插拔式階段先以較保守的速率與通道數運作,借此累積可靠度與量產數據。
從插拔式到 3.2T CPO:矽光子平台的可擴展架構
要讓同一套矽光子平台跨越 800G、1.6T 直到 3.2T CPO,創威必須在架構上做到「水平與垂直兩種擴展」。水平擴展指的是可以在同一顆或同一族群矽光子晶片上,透過增加通道數或整合多顆光子引擎,堆疊出更高總頻寬;垂直擴展則是讓每條光通道本身具備升級空間,例如從 4×100G、8×100G 逐步走向 8×200G 的 lane 設計。實作上,這牽涉到光波導與耦合結構是否已預留額外波長位置、雷射與調變器是否能支援更高 baud rate,以及與 CPO 相關的電氣 I/O pitch、供電與熱路徑是否能在不重構的前提下被放大使用。若這些在插拔式產品世代就開始驗證,後續走到 Near-Packaged Optics 甚至完整 CPO 時,就能重用絕大部分的光電引擎設計,只需在封裝與系統層做更深度優化。
從平台到生態:評估創威 3.2T CPO 路線的觀察重點與常見疑問
判斷創威是否真的為 3.2T CPO 預留升級路徑,不能只看路線圖上的年份與規格,還要看其矽光子平台是否已與交換晶片與 AI 加速卡廠商的中長期規劃對齊。例如:其 lane 速度與通道數配置,是否對應未來交換 ASIC 的 SerDes 設計;CPO 封裝時的熱設計與電源分配,是否已在 1.6T 階段就與晶片商共同驗證;在國際標準組織與多源協定中的參與度,是否足以影響未來 3.2T 模組與 CPO 的介面定義。對讀者而言,值得批判性思考的是:創威的矽光子平台,究竟只是順應單一世代規格的「產品設計」,還是真正能跨越多個世代與封裝型態的「生態系底層 IP」。
FAQ
Q:矽光子引擎如何在 1.6T 階段就為 3.2T CPO 預留空間?
A:透過預留多餘通道與波長位置、設計可升級的調變器帶寬,以及與未來 SerDes 速度匹配的 I/O 介面。
Q:插拔式產品的量產數據對 3.2T CPO 有什麼實質價值?
A:可提供長期可靠度、功耗與良率資料,讓同一矽光子平台在轉向高整合 CPO 時風險更可控。
Q:評估創威 3.2T CPO 路線時,最值得追蹤的合作對象是誰?
A:主要是交換 ASIC 與 AI 加速晶片供應商,以及參與 CPO 與高速光標準制定的國際組織與大型雲端業者。
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